รายละเอียด AMD  ZEN microarchitecture กินไฟน้อยลงแต่ความแรงเพิ่มขึ้น

เมื่อวันอังคารที่ผ่านมาทาง AMD ได้เปิดรายละเอียดและข้อมูลของ ZEN microarchitecture แบบลึกที่งาน Hot Chips, ซึ่งสรุปเบื้องต้นเอาไว้ว่าสามารถเพิ่มขีดความสามารถทางด้าน IPC/Instructions per cycle/(คำสังของแต่ละรอบ) (per-core performance gains/ประสิทธิภาพที่ได้ต่อแกน) นั้นมีมากขึ้นถึง 40 เปอร์เซนต์, ซึ่งดีกว่าสายพันธ์ “Excavator” microarchitecture ในรุ่นปัจจุบันเลยทีเดียว. ทางบริษัทได้ให้ 3 จุดสำคัญที่ทำให้ประสิทธิภาพนั้นเปลี่ยนแปลงมากขึ้นนี้กับตัว ZEN: better core engine/มีองค์ประกอบสำคัญต่อแกนที่ดีขึ้น, better cache system/หน่วยความจำอย่างหนึง มีความเร็วในการเข้าถึงและการถ่ายโอนข้อมูลที่สูง ทำงานได้ดีและเร็วขึ้น, และใช้พลังงานได้อย่างชาญฉลาดและลดน้อยลง/lower power. ด้วยแนวคิดใหม่กับตัว ZEN, AMD ได้สลัดทิ้งแนวของ “Bulldozer” ออกไปและหันมาเน้นทางแกนแทน/cores, ซึ่งแทนที่ 2 แกนจะลงไปแชร์เพียงสิ่งเดียวกันเพื่อให้ได้หรือสร้างขึ้นมาใหม่อีกสิ่งหนึ่งหรือ “modules,” ทางบริษัทหันกลับไปและออกแบบใหม่ให้ไปเน้นทางด้าน self-sufficient core design/งานออกแบบที่ใส่แนวคิดพึ่งตนเอง .

นอกเหนือไปจากทางด้านแกน/cores แล้ว, ขั้นต่อไปก็คือ ตัว subunit/(องค์ประกอบที่เล็กลงมา) ของ ZEN architecture คือ CPU-Complex (CCX)/(แกนย่อย) ในที่นี้เราหมายถึง ในแต่ละชุดของ CCX จะประกอบไปด้วย 4 แกน/cores และจะแชร์ 8 MB ใน L3 cache. ซึ่งก็ไม่ได้แตกต่างจากทาง Intel architectures รุ่นปัจจุบัน, เพราะตัวแกนไม่ได้แชร์อะไรเพิ่มนอกเหนือไปจาก L3 cache, ซึ่งจะทำให้มันอิสระต่อกัน. สิ่งที่ทำให้ ZEN นั้นมีแกนที่สมบูรณ์และดีกว่า, นอกเหนือไปจากที่แยกอิสระต่อกันในแต่ละแกนแล้ว, สิ่งที่เพิ่มขึ้นมาก็คือตัว integer pipelines/(กระบวนการการประมวลผลที่จะประกอบไปด้วย 5 ขั้นตอนด้วยกัน)

1. Fetch
2. Decode and register read
3. Execute shift and ALU operation, or address calculate, or multiply
4. Memory access and multiply
5. Write register.

ทั้งหมดนี้ก็จะได้ one instruction per cycle ซึ่งในที่นี้จะหมายถึง จะกว้างขึ้นนั้นเอง; มีตัวช่วยเพื่มมากขึ้น เช่น micro-Op/(การคำนวณแบบพื้นฐานในส่วนของการเก็บข้อมูลหรือมากกว่าในส่วนที่เป็น) registers/(ใช้เก็บข้อมูลที่ถูกประมวลผลไว้จนกว่าจะ พร้อมที่จะส่งไปคำนวณ หรือส่งไปแสดงผลให้แก่ยูสเซอร์), instruction schedulers/(การเพิ่มขีดความสามารถทางด้านการรวบรวมข้อมูลในระดับเดียวกันเพื่อให้ระบบทำงานได้ดีมากขึ้น); retire/ยกเลิก, load, และ store queues; และ  quad-issue FPU/(มีหน้าที่จัดการกับการคำนวณทางคณิตศาสตร์ที่ซับซ้อนที่เกี่ยวกับเลขทศนิยม หรือตัวเลขที่เป็นเศษส่วน การคำนวณเลขทศนิยมมักเกิดขึ้นเมื่อพีซีรันโปรแกรมพวกกราฟฟิก เช่นโปรแกรม CAD หรือเกมส์ 3 มิติ) ในที่นี้หมายถึง มีมากกว่าหรือเท่ากับสอง FPU/ floating-point unit.

ทาง AMD ยังได้ปรับปรุงทางด้าน cache systemis/(จะเป็นฮาร์ดแวร์หรือซอร์ฟแวร์ก็ได้ที่มีหน้าที่เก็บข้อมูลเพื่อเผื่อเรียกใช้ในอนาคตได้เร็วยิ่งขึ้น). ขั้นตอนและกระบวนการจะเหมือนกับ pre-Bulldozer AMD architectures, ที่เป็น L3 cache ซึ่งจะถูกแชร์ระหว่าง full-fledged cores/(ชุดแกน), และแต่ละแกนก็จะไปยัง L2 cache.  L1 cache write-back การเขียนบน I/O ซึ่งกระทำโดยตรงกับ cache และเสร็จสิ้นและจะไปยืนยันกับต้นขั้ว, SRAM/(เป็นหน่วยความจำที่ทำงานได้เร็วกว่าแบบ DRAM และไม่ต้องการวงจรไฟฟ้าสำหรับการ Refresh ข้อมูลที่เก็บไว้ภายในหน่วยความจำ) ในที่นี้หมายถึงตัว SRAM ที่สามารถกระทำหรือสร้าง L2 และ L3 caches ให้เร็วยิ่งขึ้น.

L3 cache SRAM น้ันจะมีค่า bandwidth สูงกว่าถึง 5 เท่าหากเทียบกับ L3 cache ที่มีอยู่ใน AMD architectures รุ่นปัจจุบัน. ส่วน L1 และ L2 caches จะมีค่า bandwidth เพิ่มเป็นสองเทา. ซึ่งจะทำให้การทำงานหรือโหลดระหว่าง cache ไปยัง FPU ทำงานได้เร็วมากขึ้น. ตัวแกนก็จะมี 64 KB ในแต่ละ L1I cache, 32 KB L1D cache; 512 KB สำหรับ L2 cache, และ 8 MB ที่เป็น L3 cache ก็จะแชร์กันละระหว่าง 4 แกนใน CCX.

ZEN ได้นำเสนอ simultaneous multi-threading (SMT) ให้กับ AMD processors. ส่วนทาง Intel’s SMT ก็จะเรียกว่า HyperThreading Technology. AMD’s SMT ก็จะเหมือนกับทาง Intel ที่แต่ละแกนก็จะมี  2 thread และในแต่ละ thread ก็จะแชร์ทรัพยากรบนแกน.

กุณแจตัวสุดท้ายก็คือ การลดการใช้พลังงาน/lower-power, และนี้ไม่ใช่เพียงแค่การได้ประโยชน์จากการไปใช้ 14 nm FinFET process เท่านั้น. เพราะทางวิศวกรได้เน้นย้ำไปที่การดึงพลังงานมาใช้ตั้งแต่เริ่มโปรเจกนี้แล้วในตัวของ ZEN core project. ตัว L1 write-back(ข้อดีก็คือลดการดีเลย์), และตัว Op cache ก็จะไปลดการใช้พลังงาน; ส่วนประกอบต่างๆที่อยู่บน ZEN processors นั้นจะมี clock-gating/(การลดขั้นตอนในวงจรไฟฟ้าให้ทำงานเรียบง่ายขึ้น) ที่สูง, ถึงแม้จะไม่มี่ power-gating/(การลดวงจรไฟฟ้าที่เกินความจำเป็นหรือรวมเข้าด้วยกันเพื่อลดการใช้พลังงานหรือการบล๊อคไฟฟ้าในส่วนที่ไม่ใช้).

AMD ได้ขยาย ISA CPU instruction-sets/ส่วนหนึ่งในโครงสร้างฐาน, ด้วย AVX, AVX2, BMI1, BMI2, AES, RDRAND, sMEP, SHA1/SHA256, ADX, CFLUSHopt, XSAVEC/XSAVES/XRSTORS, และ SMAP. ทางบริษัทยังได้แนะนำหรือใส่รูปแบบใหม่ๆไว้ใน AMD-exclusive instruction sets, ซึ่งจะส่งผลให้ประสิทธิภาพการทำงานนั้นดียิ่งขึ้น รวมไปถึง CLzero/(เป็นคำสั่งชนิดหนึ่งที่ลบล้างออกไป), และ PTE Coalescing/( ที่ถูกรวมเข้าด้วยกัน).

ที่มาเครดิต

https://www.techpowerup.com/225271/amd-details-zen-microarchitecture-ipc-gains